晶圆制造中的系统工具概述

IEMS、Odyssey、RMS和SPC是四个常见的系统工具，它们在集成电路的制造过程中起着至关重要的作用，尤其是在刻蚀工艺和其他后端工艺的控制和优化方面。

1. IEMS (Integrated Engineering Management System)

IEMS 是一种集成工程管理系统，它主要用于半导体生产过程中的数据采集、监控和工程优化。它通过连接各个生产环节的数据源，集中展示所有工程和生产相关的信息。IEMS 的主要功能是实现生产过程的实时监控，工程变更的管理，以及设备的性能分析和优化。

主要功能：

实时数据采集与监控：IEMS 能够实时采集来自不同生产线、不同设备和不同工艺步骤的数据，包括温度、压力、流量、时间等参数。这样，工程师可以通过系统快速发现工艺或设备出现的异常，并做出及时调整。

工艺优化与维护：IEMS 可以结合生产数据，进行生产过程的分析，识别瓶颈和低效环节，帮助工程师改进工艺参数和设备调试。

工程变更管理：IEMS 允许在不同的生产阶段记录和跟踪工艺变更，确保生产过程的可追溯性和规范性。

类比：

可以把 IEMS 想象成一个高效的指挥中心，集成了所有生产线和设备的状态信息。就像是一个交通控制中心，实时监控城市中每一条道路的交通流量，及时疏导拥堵路段，确保交通顺畅。

2. Odyssey

Odyssey 是一种基于web的平台，用于优化半导体制造过程中的数据处理、分析和可视化。它主要应用于生产过程中的缺陷分析、质量控制以及流程优化。Odyssey 提供了丰富的数据分析工具，支持通过不同的维度进行数据查询、报表生成和趋势预测。

主要功能：

缺陷分析与跟踪：Odyssey 能够帮助工程师分析生产过程中出现的缺陷，进行缺陷的分类、统计与追踪。通过与生产数据的结合，Odyssey 可以帮助识别导致缺陷的根本原因，帮助进行流程改进。

质量控制与优化：Odyssey 提供了强大的数据分析功能，可以对生产过程中的质量数据进行实时分析，发现潜在的质量问题并进行预警。它支持多种统计分析方法，如SPC（统计过程控制）等。

可视化与报告：Odyssey 提供了灵活的数据可视化功能，工程师可以通过图表、仪表盘等形式展示生产数据，帮助决策者快速了解生产现状。

类比：

可以将 Odyssey 看作是一款高效的数据分析软件，它像一个探照灯，能在复杂的生产数据中迅速照亮潜在的问题区域。就像在一片黑暗的夜空中，通过望远镜分析星星的位置，Odyssey 让工程师能够直观地看到生产过程中潜在的质量风险和缺陷。

3. RMS (Recipe Management System)

RMS 是一种专门用于管理和优化生产过程中设备“recipe”的系统。设备的“recipe”是指设定的操作参数和步骤，这些参数控制着设备如何执行特定的工艺步骤。在刻蚀工艺中，recipe 的准确性直接影响到产品的质量和一致性。RMS 通过系统化地管理这些参数，确保生产过程的稳定性和可控性。

主要功能：

recipe 管理：RMS 允许工程师对每台设备的工艺步骤进行详细的管理。通过它，可以记录每台设备的所有参数设置，包括时间、压力、电流、温度等。这些参数会被用于每次生产的具体操作中。

参数优化与调整：RMS 提供了基于历史数据的分析功能，工程师可以查看不同 recipe 对产品质量的影响，进而调整参数，达到最佳的工艺效果。

版本控制与追溯：RMS 允许对每个 recipe 进行版本管理，确保每次生产过程中使用的 recipe 都可以追溯到具体的参数和版本，避免因为 recipe 设置不当导致的质量波动。

类比：RMS 就像是一位精密的“调度员”，它通过管理和调整生产中的每一个细节参数，确保工艺如同精准的乐曲演奏，每个音符（参数）都能够完美对接。

4. SPC (Statistical Process Control)

SPC 是一种统计过程控制方法，广泛应用于制造业中，用来监控和优化生产过程中的变异。它基于统计学原理，通过对生产过程的实时数据进行分析，帮助识别不符合标准的变异，并及时采取措施进行纠正。

主要功能：

过程监控：SPC 通过对生产过程中重要参数的持续监控，及时发现工艺变异。它使用控制图、直方图等工具，实时显示生产过程的波动情况，并标出超出控制限的点，帮助工程师识别潜在的生产问题。

数据分析与优化：SPC 的数据分析功能可以帮助工程师找到生产过程中变异的来源，无论是设备故障、操作不当，还是环境因素，都能通过 SPC 工具被识别出来。

质量改进与预测：通过对历史数据的回顾，SPC 可以帮助预测生产过程中可能出现的问题，并为未来的质量改进提供数据支持。

类比：SPC 就像是一个“守门员”，时刻监视着生产线的每一个环节。它通过不断地观察和分析，确保工艺过程不会偏离预定的标准。当出现异常时，它就像是一位警报器，发出信号，提醒工程师采取纠正措施。

我们小结一下：IEMS、Odyssey、RMS 和 SPC 是现代半导体生产中不可或缺的系统工具，它们各自有着独特的功能，但又密切协作，帮助工艺工程师保证生产过程的稳定性、提高生产效率，并降低缺陷率。

IEMS 是一个全面的工程管理平台，负责生产过程中的数据采集、监控和工程优化。

Odyssey 是一个强大的数据分析平台，专注于缺陷分析和质量控制。

RMS 是一个设备配方管理系统，确保生产过程中的参数设置稳定一致。

SPC 是一个过程控制系统，利用统计学方法帮助工程师实时监控和优化生产过程。

它们共同的目标是确保刻蚀工艺和整个制造流程的高效、精准和稳定，最终实现高质量的集成电路产品。

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片上网络NoC 设计

每个多核芯片都有两个主要的片上组件：处理元件（核心）和其他非处理元件，如通信和内存架构（非核心）[27]。尽管高晶体管密度使计算机架构师能够在一个芯片中集成数十到数百个核心，但主要挑战是实现如此大量的片上组件之间的高效通信。片上通信架构负责所有内存事务和I/O 流量，并为处理器间数据共享提供可靠的介质。片上通信的性能在多核架构的整体性能中起着关键作用。性能不佳的片上通信介质很容易抵消多个高性能片上处理器的优势。因此，提供可扩展的高性能片上通信是多核架构设计人员的关键研究领域 [17]。互连设计人员面临的主要挑战是：

• 数十个内核的可扩展通信：可以公平地说，多核芯片中处理单元的性能可能受到通信限制 [17]。由于处理能力的不断提高，数据通信速率和数据消耗速率之间很可能存在很大差距。由于片上组件数量众多，位于芯片远端的组件之间不可能存在单周期通信延迟。此外，由于片上组件数量众多，预计片上互连将支持多个并行通信流。
• 有限的功率预算：1974 年，Dennard 预测，随着我们转向更小的节点尺寸，晶体管的功率密度将保持不变。这被称为 Dennard 缩放定律 [37]。然而，在过去十年左右的时间里，研究人员发现晶体管的功率不能以与面积相同的速率降低。因此，我们面临的情况是，我们拥有大量片上晶体管，但由于功率和热限制，没有足够的功率来同时切换所有这些晶体管。因此，提高所有片上组件的功率效率已成为继续实现摩尔定律的主要前提。片上通信架构可消耗现代多核芯片中大约 19% 的总芯片功率 [35]。因此，设计一种节能的片上互连，同时又能满足当前和未来应用的延迟和带宽要求是一项具有挑战性的任务。
• 异构应用程序：现代多核芯片有望执行大量不同的应用程序。每个应用程序都可以以独特的方式与计算架构交互；因此，不同应用程序的通信延迟和带宽要求可能有所不同 [32]。例如，具有较大内存占用的应用程序预计会定期生成缓存未命中，因此可以归类为通信绑定应用程序。此类应用程序的性能与互连效率高度相关。另一方面，具有较小内存占用的应用程序预计受处理器限制，并且与片上互连属性无关。因此，片上互连通常是为最坏情况（在这种情况下是内存绑定应用程序）设计的，因此对于处理器绑定应用程序来说效率低下。当同时执行内存绑定和处理器绑定的应用程序时，情况会更加严重。
• 选择互连性能指标：先前研究的主要缺点是将片上互连性能分类为与应用无关的指标，例如事务延迟和内存带宽，而不是应用级性能指标，例如执行时间和吞吐量 [31,70]。因此，一个主要的挑战是提取正确的指标来评估给定一组应用程序的不同可能的互连架构设计点。
• 互连可靠性：随着节点尺寸的减小，人们对数字电路可靠性的担忧日益增加。任何意外的工作条件变化，例如电源电压波动、温度峰值或随机的阿尔法粒子碰撞，都可能导致电路输出不稳定。如果控制数据损坏，片上互连中的软错误可能会导致错误的应用程序输出或系统死锁。多核系统正在进入可靠性至关重要的应用，例如自动驾驶汽车和医疗设备。因此，设计人员需要在给定的功率和面积约束下，在片上互连中集成不同级别的可靠性功能。
• 内存层次结构和片上互连的协同设计：在现代多核架构中，片上内存层次结构与片上互连架构紧密结合。事实上，对于共享内存架构，片上通信是决定内存层次结构（缓存、动态随机存取存储器 (DRAM) 控制器等）性能的主要因素。因此，互连设计人员经常面临探索内存层次结构和片上互连的组合设计空间的挑战。

1 基于总线的 SoC 架构

传统上，片上系统(SoC) 设计使用非常简单的片上互连，例如临时点对点连接或总线。基于总线的架构可能是计算机行业中最古老的片上互连标准，并且仍在许多片上系统 (SoC) 应用中使用 [87]。协议简单且因此门成本低可能是基于总线的架构主导所有其他可用片上互连选项的主要原因。对于少量片上组件，由于协议设计简单，总线互连更易于集成，并且在功耗和硅成本方面都很高效。在基于总线的架构中，多个组件使用单个数据和控制总线进行交互，从而提供简单的主从连接。当多个主设备尝试与单个从设备通信时，需要进行仲裁，从而导致资源争用。因此，在大型基于 SoC 的设计中，基于总线的架构在性能方面的可扩展性值得怀疑 [61]。 [34, 41] 中提出的一些基于总线的 SoC 的经典设计技术使用最坏情况总线流量来设计最佳架构。Kumar 等人 [57] 对共享总线型芯片多处理器 (CMP) 架构的可扩展性和性能进行了详细研究。他们得出结论，基于总线的互连网络可以显著影响缓存一致性 CMP 的性能。

已经提出了几种对传统总线互连架构的改进。ARM Ltd.、AMBA架构 [1]、IBM CoreConnect 架构 [3] 和 Tensilica PIF 接口 [5] 是广泛使用的先进总线通信介质的几个例子。所有这些架构都提供了多种高级功能，如突发数据传输、多主仲裁、多个未完成事务、总线锁定以及同时异步和同步通信。然而，Rashid 等人 [91] 通过分析表明，即使是像 AMBA 这样的先进总线架构，在性能方面也不如现代基于片上网络 (NoC) 的通信架构。然而，同一项研究表明，由于现代 NoC 设计的面积和能源开销，设计人员仍然倾向于基于 AMBA 的片上互连。SoC 设计人员对各种商用总线架构的公平比较非常感兴趣；然而，片上互连的性能在很大程度上取决于每个应用程序的流量模式、总线微架构和系统参数 [67]。

基于总线的架构设计简单、可预测的访问延迟和低面积开销是主要卖点。然而，除了少数核心外，总线互连的性能会显著下降[83]。

2 交叉开关式片上互连

单共享总线架构在多个主从数据事务的情况下显然速度较慢。主要瓶颈是单个共享介质和由于多个主接口之间的仲裁而导致的延迟（图 15.1）。因此，设计可扩展片上互连的第一种方法是采用交叉开关拓扑。交叉开关是一种矩阵交换结构，可将所有输入与所有输出连接起来，从而实现多个通信连接（图 15.1）。这个想法借鉴了电信行业，这种架构已在电话应用中成功使用了四十年 [82]。

相同的多通信通道概念在SoC 设计行业中也已实现，即通过组合多条共享总线形成全输入全输出连接矩阵。该概念也称为分层总线或多层总线。STBus [53] 可能是最著名的商用总线架构，它本身就支持交叉开关架构。Yoo [104] 提供了一种基于 AMBA 的级联总线架构的设计方法。Yoo 等人尝试在单个基于交叉开关的 SoC 设计中集成 90 个 IP 块。同样，[72] 中的作者提供了一种使用 STBus 协议设计特定于应用程序的交叉开关架构的完整设计方法。他们声称与标准单总线架构相比，其性能有显著提升。最有趣的交叉开关实现是 IBM Cyclops64 架构的互连系统。每个 Cyclops64 交叉开关连接 80 个定制处理器和大约 160 个内存条。 Cyclops64 互连的单次事务延迟为 7 个周期，带宽可与最先进的 NoC 架构相媲美，可能是 SoC 领域最先进的实用交叉开关设计。

由于端口数量与延迟和线路成本之间存在非线性关系，研究人员一直在争论基于交叉开关的互连架构的可扩展性[107]。然而，[82] 的最新实验表明，采用 90 nm 技术实现 128 端口交叉开关是可行的。他们将其交叉开关设计与最先进的基于网格的 NoC 设计进行了对比，并得出结论，交叉开关设计在延迟、带宽和功耗方面与 NoC 架构相匹配。然而，由于线路布局复杂，设计复杂度过高。

<3>3 片上网络互连

遵循摩尔定律，片上晶体管资源越来越丰富，我们的目标不再仅限于在单个芯片上安装数千个内核。据预测，这种千核多处理器片上系统(MPSoC) 的性能将取决于通信架构 [16]。传统的基于总线的架构无法扩展到几十个 IP 块以外，因此需要提供更具可扩展性和协议不变性的通信架构。

片上网络架构[29, 58] 是解决基于总线的架构可扩展性问题的解决方案。NoC 本身就支持高度集成的 SoC 设计的总体趋势，并提供了新的片上通信设计事实标准。NoC 的基本思想改编自成熟的计算机网络结构。特别是，计算机网络的分层服务架构已在 NoC 中得到很好的改编，可提供可扩展的解决方案。在 NoC 架构中，数据被转换成数据包，这些数据包根据预定义的路由技术穿越多个跳数（交换机或路由器）。使用 NoC 作为片上互连的主要优势包括：

• NoC 本身通过物理分布的路由器和链路的组合支持多条通信路径，这大大增加了可用的片上数据带宽。这使得不同的内核能够并行交换数据，而无需任何中央仲裁。这使得 NoC 成为支持具有数十和数百个内核的多核芯片日益增长的通信需求的理想候选互连。给定源和目标内核之间的多条通信路径使 NoC 具有固有的容错能力。如果给定路径上的路由器或链路出现永久性错误，则可以通过源和目标内核之间的备用路径重新路由数据。
• NoC 架构使用具有高度可预测电气特性的短电线。与总线互连相比，在路由器之间切换短线需要更小的驱动晶体管。这有助于提高互连的能量/位指标。此外，由于线路延迟更短，NoC 可以在比总线和交叉开关更高的频率下切换，而不会显着增加功率。深亚微米半导体制造引入了线路的完整性问题。使用较短的线路可以降低制造故障的概率，从而提高生产良率。短线的可预测电气特性也有助于降低设计验证成本。
• NoC 遵循模块化设计范式，允许重用现有的硬件知识产权 (IP) 块。对于大多数设计，只需实例化现有设计和验证的路由器 IP 的多个副本，即可轻松将 NoC 扩展到不同数量的内核和应用程序。这降低了芯片设计过程的整体复杂性。
• NoC 在计算和通信之间提供了明确的界限。片上组件（内存控制器、处理核心、硬件 IP 等）可以具有不同的通信协议（AXI、AHB 等），这些协议通过协议转换器转换为标准数据包格式。因此，片上组件之间的数据通信与不同组件使用的通信协议无关。这对于使用来自不同 IP 供应商的硬件组件设计异构 SoC 非常有用。

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美国再出击，发布HBM禁令，明年1月2日生效

据路透社报道，美国商务部工业与安全局（BIS）已定于12月6日发布一项针对HBM（高宽带内存）的禁令，涵盖HBM2E、HBM3，HBM3E。该禁令于2025年1月2日生效。

要知道 AI 和深度学习算法需要处理庞大的数据集，而 HBM 的高带宽和大容量特性使其成为最理想的内存解决方案。

限制中国获取HBM，可以限制中国发展大规模高性能计算的硬件能力，从而限制中国AI产业的发展。

当前，HBM市场呈现高度垄断的局面，主要由SK海力士、三星和美光这三大巨头掌控。

2023年，市场中主要应用的是HBM2、HBM2E和HBM3，下半年在英伟达H100和 AMD MI300 的推动下，HBM3渗透率提升。2024年 HBM3E 则成为主打，占比逾46%。

HBM需求主要集中在英伟达、AMD、谷歌等芯片大厂，其中英伟达是 HBM 市场的最大买家，所需 HBM 在全球占比 50%。

国内厂商受成本、科技、海外贸易政策等因素影响，需求较小，占比约6%-7%。目前主流的国产AI加速大都处于 HBM2、HBM2E区间，比HBM3E版本落后两代，主要还是来源于三星和SK海力士。

HBM2是前几年的技术，带宽是最新代次HBM3E的1/4，单颗最大容量大概1/5。这还没有加上集群的“代差”。本来AI 芯片就存在较大落差，加上HBM的“代差”，那么相对差距也将层级放大。

有专家分析，如果禁令实施，短期内将对中国AI 及高性能计算行业造成直接冲击，将迫使国内关联企业加速发展自主替代方案，但研发和量产压力巨大。

HBM生产需同时具备DRAM生产和先进封装工艺(核心工艺包括TSV、micro bumping和堆叠键合技术)的产业化能力。

国内部分企业虽有一定的DRAM和先进封装技术基础，但掌握的DRAM工艺制程明显落后于国际水平，且在DRAM上应用TSV、micro-bumping和堆叠键合等先进封装工艺的经验有所不足。

长期来看，禁令可能刺激中国在先进存储器领域的研发投入，加快国产化步伐。

当然HBM三大厂商也会遭受到不同程度的冲击。

据2023年数据显示，HBM市场，SK海力士占比53%、三星占比38%，美光占比9%。

SK海力士将大部分HBM产能分配给了英伟达、AMD等巨头。美光身为美国企业，因出口管制无法向中国大陆供货。

三星抢占了大部分中国大陆的市场份额，如果禁令实施，三星受冲击最大。

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AMD 基于 Zen5 新架构的线程撕裂者也要来了

尽管 AMD 已经为各个平台发布了新架构产品，例如主流桌面的 Granite Ridge Ryzen 9000 CPU、移动端的 AMD Strix Point CPU 和 EPYC 系列，但基于 Zen 5 架构的线程撕裂者 Threadripper 和 Threadripper Pro 系列 CPU 仍未正式亮相。

最近，根据爆料者 @Olrak29_ 分享的海关发货日志，出现了两款 Threadripper 9000 系列处理器：旗舰级的 96 核心 CPU 和入门级的 16 核心 CPU。虽然日志中未明确提到核心名称，但分析这些处理器很可能就是此前泄露的 Shimada Peak 芯片。 具体而言，Threadripper 9000 16 核处理器将采用 16 核/32 线程配置，配备两个 8 核心的 CCD。96 核心的芯片则采用 12 个 CCD，提供 96 核/192 线程的强大性能。每个 CCD 具有 32 MB 的三级缓存，因此 96 核处理器总共拥有 384 MB 的 L3 缓存。

这些规格与现有的 Threadripper PRO 7995WX 相同，预计也具备 350W 的 TDP、128 条 PCI-E 通道以及对相同芯片组的支持。两者之间的主要区别在于工艺节点和架构。值得一提的是，AMD 还计划在下一代 Threadripper 芯片中使用 3D V-Cache 技术，这将为性能带来新的提升。

预计之后还会有更多型号，包括 24 核/48 线程、32 核/64 线程和 64 核/128 线程的版本。Threadripper 9000 和 Pro 9000 系列芯片预计将于 2025 年在 TRX50 和 WRX90 芯片组上推出。但截至目前，具体的发布日期仍未确定。

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三星正在努力进入英伟达供应链

据彭博社报道，NVIDIA 首席执行官黄仁勋近日在香港科技大学的一次活动中表示，公司正与三星合作认证其“AI 内存”芯片。他强调，NVIDIA 正在“尽可能快地”推进与三星的 HBM 业务。这一声明意味着，三星有望为 NVIDIA 提供 8-Hi 和 12-Hi 的 HBM3E 内存。

对于三星来说，成功获得 NVIDIA 的订单将是其在人工智能市场取得的重要突破。这不仅使三星能与竞争对手 SK 海力士等站在同一水平，还将提升投资者对三星的信心。参与 NVIDIA 的供应链将为三星打开新的市场机遇，进一步巩固其在半导体行业的地位。

此前，三星透露尚未成功拿下 NVIDIA 订单，这对公司的财务表现造成了一定影响。一些业内人士甚至认为，三星试图进入 NVIDIA 供应链的计划可能会受挫。然而，最新的进展显示，双方正朝着积极的方向发展。

对于 NVIDIA 而言，面对巨大的市场需求，扩大供应链合作伙伴至关重要。与三星合作，不仅能满足其对 HBM 内存的需求，还可能受益于三星在半导体供应方面的优势。

目前，双方的合作细节尚未完全披露，但业界对三星能否最终赢得 NVIDIA 的信任保持关注。鉴于认证过程已经持续一段时间，期待双方尽快达成合作，共同推动 AI 芯片市场的发展。

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从UALink近期发展再看GPU Scale Up的互连方向

GPU的Scale Up互连成为炙手可热的话题，在2024年涌现了众多相关的行业讨论。站在CSP的视角，什么样的技术以及生态才能满足云上智算集群的发展？为什么采用全新的Scale Up设计而不复用当前的以太网和RDMA技术呢？本文借着行业内的一些事件，对GPU超节点的Scale up互连的技术方向观点进行分享。

在GPU算力架构发展的历程和趋势中，行业逐渐意识到大模型的训练推理对显存容量以及带宽有不断增长的诉求，传统的GPU单机8卡方案已经不能满足业务发展的需要，更多卡组成超节点并具备大容量显存和低延的共享的解决方案才能满足大模型的需求。比如阿里云在今年9月份发布了Alink Sytem开放生态和AI Infra 2.0服务器系统，其中底层互连协议部分兼容国际开放标准UALink协议。

10月29日，UALink联盟正式发布，并开启新成员邀请，发起成员包括AMD、AWS、Astera Labs、Cisco、Google、HPE、Intel、Meta 和Microsoft。其中相对于5月份的首次披露的成员，博通消失了，取而代之的是AWS和Astera Labs。其中AWS的加入引人遐想，因为AWS一向低调，很少参与协议组织。这次AWS躬身入局UALink联盟也展示了其对于GPU Scale Up互连需求的思考，以及对于UALink原生支持GPU互连这个技术方向的认同。为什么AWS和阿里云这些CSP陆续拥抱原生Scale Up互连协议，下面我们就对Scale up互连的需求和场景做一些展开论述。

智算集群的互连架构

当前智算集群内，围绕着GPU存在三大互连，分别是业务网络互连、Scale Out网络互连、Scale Up网络互连，它们分别承载了不同的职责：跨业务、集群内、超级点GPU之间连通性。随着AI应用的爆发，推理的GPU规模最终会大大超过训练，由于推理服务同时追求业务请求的低延迟和高吞吐，Scale Up互连技术对于智算超节点意义重大，Scale Up主要是面向大模型推理服务以及兼顾训练。

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为什么说GDS文件是芯片设计的图纸

GDS文件在集成电路设计和制造中扮演着至关重要的角色，它连接了设计与制造，将设计师的构想精确地转化为实际的芯片结构。

一、GDS文件的定义与功能

GDS是什么？GDS（Graphic Data System）是一种用于描述集成电路（IC）物理布局的二进制文件格式。其最新版本常被称为GDSII。可以将GDS文件比作“建筑蓝图”，它记录了芯片布局的每个细节，包括不同层次上的图形形状、电路元件的连接方式等，以便制造阶段将这些设计准确地复制到硅片上。

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AMD中国大裁员

最新消息，曝AMD近期在中国进行大规模裁员，赔偿方案为N+1+2，在N+1的基础上额外获得两个月基本工资，社保缴纳至年底。

据快科技11月13日凌晨消息称，日前网传AMD中国区大幅裁员，对此，AMD 官方回应称：“网络传闻失实。”

“为了将我们的资源匹配在我们最大的增长机会上，我们将采取一系列有针对性的措施，其中包含全球员工人数减少约4％。中国区受影响的员工占比与全球一致。”

“我们仍将在关键岗位上继续招聘，以满足我们最大的战略增长机遇的需求。我们承诺尊重受影响的员工并帮助他们度过过渡期。”

有新加坡网友爆料，AMD新加坡近期也在小规模裁员，据说裁员和绩效考核有关，淘汰低绩效员工。

AMD成立于1969年，是一家美国半导体跨国公司，也是英特尔的竞争对手，全球第二大PC处理器制造商，主要生产CPU、GPU和APU等产品，也就是显卡和集成处理器。其产品不管是性能还是价格上都有很强的竞争优势。

AMD在上海的研发中心，成立于2006年，是AMD公司在美国本土以外最大的研发中心，员工总数约3000名。这个研发中心主要负责CPU、GPU和APU等产品的设计、开发和测试等工作，曾经为AMD贡献了不少创新的技术和产品。

据称，2023年10月AMD在中国进行了一波裁员，主要是SOC和RTG两个部门的部分优化。网传赔偿方案有两种：当场签约：N+1+2，社保缴纳12月份；非当场签约：N+1+1，社保缴纳至11月份。

10月底，AMD发布了2024年第三季度财报。公司三季度业绩符合市场预期，营收达68.2亿美元，同比去年增长18%，净利润达到7.71亿美元，同比大增158%，毛利率达50%。

业绩大增的AMD为何还要裁员？只能说是企业为了更好的发展，开始投资新的机遇，作出发展战略调整。一边裁员，一边招聘，就是职场现实和残酷。

不过从之前的裁员来看，AMD也算是负责任的企业，给予员工应有的裁员补偿，并且也承诺尊重受影响的员工并帮助他们度过过渡期。

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这个Windows内置应用程序会影响电脑启动速度

相信很多小伙伴，在查看照片和视频时，都会选择默认的微软照片应用程序。这款应用随Windows系统预装，方便快捷。然而，近期有不少用户反映，这款应用导致电脑运行变慢，令人头疼。

经过PC World调查，发现主要有以下两个原因导致微软照片应用拖慢电脑速度：

1. 微软在六月份将照片应用从UWP（Universal Windows Platform，通用Windows平台）迁移到了Windows App SDK，这一改变可能影响了应用的性能。

2. 微软不断为照片应用添加新的AI功能，虽然功能更强大，但同时也使得应用变得更加庞大，启动速度变慢。

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AMD Zen 5 EPYC 9755跑分数据流出

近日，AMD 基于Zen 5架构的EPYC 9755 “Turin” CPU在CPU-z基准测试中展示了其惊人的性能表现。这款128核旗舰级CPU在单核测试中获得了653.7分，而在多核测试中更是达到了惊人的108,093分，轻松突破了10万分。

AMD EPYC 9755 CPU是第五代EPYC系列的最新产品，代号为Turin，采用Zen 5核心架构，拥有128个内核和256个线程。其基本时钟频率为2.70 GHz，最高可提升至4.10 GHz的时钟速度。这款CPU的内核和线程数量相比前代产品增加了33%，时钟频率提高了11%。此外，它还配备了巨大的缓存池，总计650 MB，包括512 MB的L3缓存、128 MB的L2缓存和10 MB的L1缓存。相比之下，前一代基于Zen 4架构的EPYC 9654（Genoa）拥有496 MB的总缓存。

从技术规格来看，EPYC 9755配备了16个CCD，每个CCD包含8个核心，每个核心具有4 MB的L3缓存和1 MB的L2缓存。此外，每个核心还配备了80 KB的L1缓存。所以加在一起就是16 x 8 x (4+1+0.08) = 650MB。

如前所述，EPYC 9755在多核测试中获得了108,093分，超越了前代产品EPYC 9654的95,002分，提升幅度达14%。这一成绩表明，尽管测试样品可能是早期工程样品，但其性能已经相当出色，最终的零售版本性能有望进一步提升。

除了服务器市场外，通过EPYC 9755的性能表现也能预测基于Zen 5架构的下一代线程撕裂者Threadripper产品线的潜力。EPYC CPU能够在多核测试中突破10万分，那么具有更高时钟频率和额外优化的Threadripper CPU将有望轻松超越12~13万分，甚至在超频情况下达到15万。

AMD凭借其Zen 4产品在服务器和工作站市场已经占据了主导地位，随着Zen 5的推出，AMD有望进一步巩固其在这些领域的领先地位。EPYC 9755的强劲性能不仅展示了AMD在高性能计算领域的技术实力，也为未来的产品线奠定了坚实基础。

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